TRABAJO: Ingeniero líder de verificación de DDR en Cadence


Ubicación: Bangalore y Pune

Compañía: cadencia

Índice del contenido

Descripción del Puesto:

  • Ingeniero de verificación funcional del controlador de memoria DDR y equipo de desarrollo de PHY-IP.
  • El puesto se encuentra en Bangalore.
  • El rol incluiría la verificación funcional del controlador de memoria DDR de Cadence y la solución PHY-IP.
  • El trabajo involucrado incluye trabajar con el entorno de verificación funcional existente, agregar nuevas funciones al entorno de verificación, garantizar que varias configuraciones de clientes estén limpias como parte de las regresiones de verificación, ayudar a los clientes con problemas con el uso del entorno de verificación y la operabilidad y la cobertura del código.
  • El ingeniero sería responsable de garantizar que el diseño cumpla con los requisitos técnicos y de calidad establecidos para el equipo, particularmente en términos de cobertura de funciones y códigos.

Requisitos de la posición:

    • BE/BTech/ME/MTech – Electricidad/Electrónica/VLSI con experiencia como ingeniero de diseño y verificación, con mucha experiencia laboral reciente en el desarrollo de entornos de verificación.
    • Se requiere un sólido conocimiento de los fundamentos de la verificación funcional, la planificación del entorno, la creación del plan de prueba y el desarrollo del entorno.
    • Se requiere experiencia con System Verilog y experiencia en el desarrollo de un entorno de verificación funcional basado en UVM.
    • La experiencia previa en diseño de RTL con Verilog es imprescindible para que el ingeniero de verificación sea autosuficiente en la mayoría de los aspectos de la depuración.
    • La experiencia con el último protocolo DDR es muy deseable. El conocimiento previo de la verificación funcional y la resolución de problemas de protocolos complejos es imprescindible.
    • Deseable experiencia en AXI3/4.
    • La experiencia previa en equipos de desarrollo de IP sería un beneficio adicional.



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